特性
40nm CMOS 工艺
采用全新的LUT6构架
等价于60K 4输入LUT逻辑单元
高达6.5G bps Serdes高速I/O
1333M bps硬核DDR2/3控制和PHY
硬核PCIe Gen1/Gen2
针对需要高速率高性能大容量的FPGA市场
型号 |
P1P060 |
||||
可编程逻辑块(PLB) |
逻辑单元Logic cells |
58,982 |
|||
查找表LUT6 |
36,864 |
||||
DFF寄存器 Register (DFF-based) |
73,728 |
||||
嵌入式内存模块(EMB) |
LRAM |
576Kb |
|||
18Kb EMB |
144 |
||||
9Kb EMB |
288 |
||||
总EMB |
2,592Kb |
||||
时钟&锁相环 |
PLL |
4 |
|||
全局时钟 |
32 |
||||
DSP |
DSP Slice (DSP56V1) |
144 |
|||
18x18 乘法器 |
288 |
||||
硬核IP |
PCI Express Gen1/2 |
1 |
|||
DDR2/3 (PHY & controller) (1) |
1 |
||||
Transceiver |
Configurable 300M~6.5G | 4 | |||
XADC(1MSPS) (2) |
2 |
封装(单位:mm) |
最大用户I/O (LVDS对)收发器 / DDR |
||
FBGA784 (29x29x3.32, pitch 1.0) |
477 (144) / 4 / 32b |
||
VFBGA324 (15x15x1.93, pitch 0.8) |
209 (64) / 0 / 16b |
||
FCCSP324 (15x15x1.21, pitch 0.8) |
209 (64) / 0 / 16b |
注:
1. 如果使用 DDR IP,所有 DDR 引脚都不能用作 IO.
2. ADC 可用于监测内部芯片温度和电压。
标题 | 版本 | 发布日期 | 文件格式 |