HME - PV65（飞马视觉）-产品中心

FPGA
基于 6 输入查找表的高性能 FPGA 架构		40,800 LUT6 81,600寄存器
嵌入式存储模块		112个 36Kb 真双口可编程 EMB 模块，总容量 4,032Kb 总容量 368Kb 的分布式存储
嵌入式 DSP 模块		104 个 3518 DSP（MAC）模块或208个1818 DSP（MAC）模块或416个189 DSP（MAC）模块或832个1010 DSP（MAC）模块
时钟网络		32路全局时钟灵活的层次时钟网络 1个高精度 OSC 多达9个高性能PLL 系统内动态时钟管理
I/O		HRIO：可配置支持以下单端标准： LVTTL/LVCMOS（3.3/2.5/1.8/1.5/1.2V）支持最高1:4比例的 IDDR/ODDR 功能支持热插拔功能
		HPIO：可配置支持以下单端标准：LVCMOS/LVTTL（1.8/1.5/1.2V）和 SSTL/HSTL（1.8/1.5/1.35/1.2V）可配置支持以下差分标准：LVDS RX/TX、BLVDS、Sub-LVDS、SLVS 支持片内端接电阻支持 MIPI DPHY 电平标准 LVDS I/O 速率高达 1.5Gb/s 支持最高 1:16 比例的 IDDR/ODDR 功能
MCU
ARM Cortex-M3 MCU	32位高性能处理器，频率高达200MHz 出色的快速中断处理性能强化断点和跟踪调试系统高效处理器核心、系统和存储支持单周期乘法和硬件除法支持睡眠模式
外设	8个计时器 1个看门狗计时器 3个 I2C 接口 3个 SPI 接口 1个 QSPI 接口 3个 UART 接口 1组32位 GPIO 1个4通道 DMA
SERDES
4 路收发通道，支持协议速率最高达 12.5Gbps
硬核 PCIe Gen 3 接口
存储
嵌入式 SRAM 存储	2个 4K*32位 SRAM，共计 32KB
MIPI
D-PHY@4.5Gbps 数据速率
C-PHY@2.5Gsps 符号速率
配置
配置模式	JTAG 模式 AS 模式 PS 模式
在系统内配置
启动	单启动双启动多重启动
安全
256 位 eFuse
封装
PBGA676

器件型号		PV65EXC0	PV65EXC1	PV35EXC0	PV35EXC1	PV15EXC0	PV15EXC1
可编程逻辑块（PLB）	逻辑单元(K)	65	65	35	35	15	15
	查找表LUT6	40,800	40,800	21,900	21,900	9,400	9,400
	寄存器（Register）	81,600	81,600	43,800	43,800	18,800	18,800
嵌入式存储模块（EMB）	36Kb	112	112	60	60	38	38
	18Kb	224	224	120	120	76	76
	9Kb	448	448	240	240	152	152
	Max(Kb)⁽¹⁾	4,032	4,032	4,032	4,032	4,032	4,032
分布式存储模块（LRAM）	Max(Kb)	368	368	200	200	123	123
DSP⁽²⁾	35b*18b⁽³⁾	104	104	56	56	35	35
	18b*18b	208	208	112	112	70	70
	18b*9b	416	416	224	224	140	140
	10b*10b	832	832	448	448	280	280
GCLK_TILE⁽⁴⁾		9	9	9	9	9	9
SERDES Channels		4	4	4	4	4	4
MIPI	C-PHY Rx	-	2	-	2	-	2
	C-PHY Tx	-	2	-	2	-	2
	D-PHY Rx	2	2	2	2	2	2
	D-PHY Tx	2	2	2	2	2	2
OSC		1	1	1	1	1	1
PVTS		4	4	4	4	4	4
MCU	Cortex-M3	1	1	1	1	1	1
	UART	3	3	3	3	3	3
	I2C	3	3	3	3	3	3
	SPI	3	3	3	3	3	3
	GPIO	64	64	64	64	64	64
	Timer	8	8	8	8	8	8
	WDG	1	1	1	1	1	1
	DMA	1	1	1	1	1	1
SRAM	4K*32b	4	4	4	4	4	4
SRAM	Total(KB)	64	64	64	64	64	64
eFuse	256b	1	1	1	1	1	1
封装（单位：mm）		最大用户 I/O（HRIO/HPIO/DEDIO/CFGIO）
PBGA324 (27.00x27.00x2.20, 1.0 pitch)		314 (72/150/75/17)	314 (72/150/75/17)	314 (72/150/75/17)	314 (72/150/75/17)	314 (72/150/75/17)	314 (72/150/75/17)

注意	36Kb EMB 单元集成1个硬核 FIFO 控制器，可以拆分成2个独立的18Kb或4个9Kb EMB。每个 DSP 包含1个前加器，1个1835或1834的乘法器，每个乘法器可以拆分成2个1818或者4个189或者8个1010的子乘法器；1个可支持累加器功能的后加器。 4个1010可以实现1个1818，2个1818可以实现1个35*18。每个 GCLK_TILE 里面包含1个 PLL。

应用案例

标题	文档ID	版本	发布日期	文件格式
HME-PV 系列 FPGA 简页		V_1.0	2026-04-03	PDF
HME-PV 系列 FPGA 数据手册		V_1.0	2026-04-03	PDF
HME-PV_Family_FPGA_Data Sheet_EN		V_1.0	2026-04-03	PDF
HME-PV_Family_FPGA_Flyer_EN		V_1.0	2026-04-03	PDF